Infratec紅外技術:LIT技術在具體半導體失效分析案例中的診斷流程
以下是鎖相熱成像技術（Lock-in Thermography, LIT）在半導體失效分析中的具體診斷流程案例，結合某5nm芯片封裝層間短路故障的實際場景，詳細說明LIT技術的應用步驟與技術優勢：
一、案例背景與問題描述
失效現象：某5nm制程的3D堆疊芯片在可靠性測試中出現異常功耗升高（+18%），功能測試顯示部分邏輯單元失效，初步電性分析指向封裝層間短路，但傳統X射線和靜態熱成像無法定位具體位置。
核心挑戰：
• 缺陷位于多層硅通孔（TSV）與微凸點（u-bump）界面，尺寸＜1μm；
• 短路點功耗僅μW級，熱信號微弱（溫度變化＜0.01℃），易被背景噪聲淹沒。
二、LIT診斷流程與關鍵技術
步驟1：激勵信號設計與同步采集?
• 激勵模式：施加周期性方波電激勵（頻率10Hz，電流50mA），通過芯片電源引腳輸入，模擬正常工作負載。
• 同步控制：紅外探測器（InSb制冷型）與激勵信號嚴格同步，采樣率500Hz（激勵頻率的50倍），確保捕捉瞬態熱響應。
• 選型依據：采用Infratec ImageIR 9500系統，其鎖相靈敏度達0.1mK，可識別1μW級功耗變化。
步驟2：鎖相處理與噪聲抑制?
• 信號提取：鎖相放大器對采集的混合信號進行相干解調：
? 保留與激勵同頻（10Hz）的熱響應分量；
? 濾除環境熱噪聲（如實驗室氣流波動、設備散熱）。
• 相位分析：通過熱波相位延遲計算缺陷深度：
? 檢測到相位偏移15°，結合硅材料熱擴散率，推定缺陷位于第二層芯片的TSV陣列區域。
步驟3：熱成像定位與三維重構?
• 熱點成像：生成振幅-相位融合熱圖（圖1），顯示u-bump接合處存在異常熱點（溫度梯度0.8℃），面積僅3×3μm²。
• 深度驗證：切換激勵頻率（1Hz→100Hz）：
? 低頻（1Hz）：熱波穿透至底層，熱點消失，確認缺陷位于中層；
? 高頻（100Hz）：熱點信號增強，鎖定至TSV-u-bump界面。
三、LIT技術優勢對比傳統方法
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檢測維度? |
LIT技術? |
傳統靜態熱成像? |
X射線斷層掃描? |
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靈敏度? |
0.1mK（可檢測1μW功耗） |
100mK（漏檢微弱熱信號） |
依賴密度差（＞1%），無法檢測熱異常 |
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深度分辨能力? |
相位分析實現亞表面分層定位 |
僅表面層成像 |
全穿透但無熱物性信息 |
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缺陷定位精度? |
空間分辨率2μm（顯微模式） |
50μm（無法分辨微凸點） |
微米級結構可見，但無法關聯電性缺陷 |
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分析速度? |
單點定位＜10分鐘 |
需多角度掃描（＞1小時） |
3D重構需數小時 |
表：LIT技術與傳統方法的性能對比
四、后續驗證與根本原因分析
1. 3D X-ray驗證：針對LIT定位區域進行高分辨率掃描（ZEISS Xradia 620），確認TSV存在0.7μm的側壁裂縫（圖2a），導致銅填充不足。
2. P-FIB截面制備：采用聚焦離子束（FIB）精準切削異常u-bump，SEM觀測顯示裂縫處銅擴散至相鄰介質層，形成金屬橋接短路（圖2b）。
3. 根因結論：TSV刻蝕工藝不均勻導致側壁裂縫，后續電鍍銅填充時發生金屬遷移，最終引發層間短路。
五、LIT技術適用場景擴展
1. 先進封裝缺陷檢測：
? 2.5D封裝：定位硅中介層（Interposer）的微凸點空洞或脫層；
? 3D堆疊芯片：識別TSV填充不足或層間熱阻異常。
2. 第三代半導體分析：
? GaN/SiC功率器件：檢測柵極漏電導致的局部過熱（靈敏度達0.001℃）。
3. 晶圓級失效預防：
? 早期篩查柵氧層擊穿點，避免量產良率損失。
總結
LIT技術通過周期性激勵-鎖相提取-相位深度分析的三步流程，解決了高端芯片中微弱熱缺陷的定位難題。其核心價值在于：
1. 納米級靈敏度：突破傳統熱成像的物理極限，實現μW級功耗缺陷檢測；
2. 非破壞性深度剖析：結合相位分析實現三維定位，避免破壞性切片的風險；
3. 效率革新：將失效分析周期從數周縮短至數天，成本降低75%。
未來隨著AI算法的融合（如自動缺陷分類）及多模態聯用（LIT+EMMI），LIT將進一步成為≤3nm芯片失效分析不可替代的工具。
失效分析是半導體行業高質量發展的基石，而在這一精密領域，德國Infratec公司憑借其先進的紅外熱成像與探測技術，在半導體制造、工業安全等多個高端領域開辟了獨特的應用前景。
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